Verilog є досить простою мовою з невеликою кількістю службових слів. Саме його рекомендують використовувати в навчанні, оскільки основні конструкції прості і доступні. Verilog - мова спеціалізований. а VHDL більш універсальний і його часто використовують не тільки для моделей цифрових схем, але і для інших моделей. А ось в простоті і в ефективності ця мова явно програє. Слід враховувати, що для опису будь-якої конструкції в VHDL буде потрібно значно більше символів. ніж в Verilog.
Якщо потрібно почати з простішого, тоді вибирайте Verilog. У нього синтаксис схожий з мовою Сі. Verilog вважається найбільш ефективним саме для навчання на першому етапі, у нього прості конструкції, але ефективність застосування не поступається VHDL, яка більш складна за кількістю хоча б символів ASCII. І фахівці рекомендують тому вчитися спочатку на Verilog.
VHDL (Very high speed integrated circuits Hardware Description Language) розробили в одна тисяча дев'ятсот вісімдесят третьому році. Замовлення було з Пентагону. Мета замовлення - щоб можна було формально описати логічні схеми на всіх етапах, коли розробляють електронні системи. Затвердження першого стандарту відбулося в одна тисяча дев'ятсот вісімдесят сьомого року, а останнього - в дві тисячі другому році.
Verilog HDL розробила фірма Gateway Design Automaton для внутрішнього мови симуляції. Cadence скупила Gateway в одна тисяча дев'ятсот вісімдесят дев'ятому році і пустила Verilog в громадське користування. Вперше визначення стандарту мови відбулося в тисяча дев'ятсот дев'яносто п'ятого року, а останнє - в дві тисячі першому році.
Хоча за назвою ці мови начебто схожі, Verilog HDL і VHDL - все-таки, відмінностей дуже багато. Ось основні. Verilog - схожий на мову програмування Сі (синтаксис, "ідеологія"). Службові слова практично відсутні, а за допомогою простих основних конструкцій спрощується вивчення, що дозволяє використання Verilog в навчальних цілях. У той же час підкуповує ефективність і спеціалізованість мови. У VHDL більше універсальності і ширше використання. Цією мовою можна описати не тільки цифрові електронні схеми, а й інші моделі. У той же час втрачається тут ефективність і простота. Якщо будемо описувати одну і ту ж конструкцію цими двома мовами, то в VHDL потрібно буде використовувати в три-чотири рази більше символів (ASCII), ніж в Verilog.