Verilog HDL (Hardware Description Language) - це мова текстового опису апаратури. Він використовується для проектування, моделювання, верифікації цифрових мікросхем (дивись Вікіпедію), плат і систем.
Пізніше з'явилася "розширена" версія мови - це SystemVerilog, що розробляється Accellera (www.accellera.org). У SystemVerilog упор зроблений на верифікацію проектів, мова містить елементи об'єктно-орієнтованого програмування.
Мова Verilog HDL - це не VHDL. VHDL - це зовсім інша мова, хоча і служить тим же цілям - опис, моделювання, синтез апаратури.
На нашому сайті ми приділяємо багато уваги мові Verilog HDL - він досить простий в освоєнні, дозволяє досить швидко зрозуміти основні принципи розробки цифрових мікросхем.
Використовуйте текстовий опис апаратури! Не використовуйте графічне і схемне опис! Є багато причин. чому текстовий опис має перевагу.
Щоб Ви могли швидше освоїти мову Verilog ми підготували кілька уроків:
- Частина 1. Базові типи джерел сигналу в мові Verilog HDL - це wire, reg, шини. Групування логіки в модулі (module / endmodule). Вхідні і вихідні сигнали модулів (input, output, inout).
- Частина 2. Найпростіші модулі AND, NAND, OR, NOR, XOR, XNOR, NOT. Установка примірників модулів і з'єднання їх проводами. Ієрархія модулів в мові опису апаратури Verilog HDL.
- Частина 3. Арифметичні і логічні дії в мові Verilog. Оператори додавання і віднімання (+. -). логічний і арифметичний зрушення ( <<.>>. >>>), бітові операції ( . |. ^,
Ще, все наше короткий опис можна викачати відразу у вигляді одного PDF файлу:
Особливості програмування на мові Verilog і можливі типові помилки описані в статті Verilog Gothcas.
Щоб читачам було простіше зрозуміти, як мова програмування Verilog може описувати цифрові схеми ми готуємо ряд статей, які показують відповідність мовної конструкції і відповідного графічного представлення схеми.
Ми називаємо цей розділ сайту "Verilog в картинках":