цифрові умножители

Множення чисел в двійковому вигляді проводиться подібно множенню в десятковій системі числення. Як ми пам'ятаємо зі шкільного курсу, найлегше здійснювати множення в стовпчик. При реалізації цього алгоритму потрібно перемножити кожен розряд множимо на відповідний розряд множника.







Розглянемо як приклад множення двох четирёхразрядних двійкових чисел. Нехай потрібно помножити число 10112 (1110) на число 11012 (1310). В результаті множення ми очікуємо отримати число 100011112 (14310). Виконаємо операцію множення в стовпчик в двійковій системі, як це показано на малюнку 15.10.

Малюнок 15.10 - Виконання операції множення в стовпчик

Для формування твори потрібно обчислити чотири часткових твори. Зверніть увагу, що в двійковій арифметиці потрібно виконувати множення тільки на числа 0 і 1. Це означає, що потрібно або підсумовувати множимое до суми інших часткових творів, або ні. В результаті для формування часткового твори можна скористатися логічними елементами "2И", підключеними до кожного двійковому розряду множимо.

Для формування часткового твори, крім операції множення на один розряд, потрібно здійснювати його зрушення вліво на число розрядів, відповідне вазі розряду множника. Зрушення можна здійснити простим з'єднанням відповідних розрядів часткових творів до необхідних розрядів двійкового суматора.

Для того щоб принципова схема помножувача була схожа на алгоритм двійкового множення, наведений на малюнку 14.10, використовуємо умовно-графічні зображення мікросхем, де входи розташовані зверху, а виходи знизу. Це дозволено ГОСТом. У повній відповідності з алгоритмом множення в стовпчик нам будуть потрібні три четирёхразрядних суматора.

Принципова схема помножувача, що реалізує алгоритм двійкового множення в стовпчик, наведена на малюнку 15.11.

Формування часткових творів в схемі, наведеній на рисунку 15.11, здійснюють цифрові мікросхеми D1, D3, D5 і D7. У цих мікросхемах в одному корпусі міститься відразу чотири логічних елемента "2И".

Суматор, виконаний на мікросхемі D6, підсумовує перше і друге приватні твори. При цьому молодший розряд першого приватного твори не потребує підсумовуванні (див. Рисунок 15.11). Тому він подається на вихід помножувача безпосередньо (розряд M0).







Друге приватне твір має бути зрушене на один розряд. Це здійснюється тим, що молодший розряд вихідного числа сумматора D6 з'єднується з другим розрядом твори (M1). Але тоді перше приватне твір необхідно зрушити на один розряд вліво по відношенню до другого приватному твору!

цифрові умножители

Малюнок 15.11 - Принципова схема матричного помножувача 4'4

Це арифметична дія виконується тим, що молодший розряд групи входів A з'єднується з першим розрядом приватного твори, перший розряд групи входів A з'єднується з другим розрядом приватного твори, і т.д. Однак старший розряд групи входів A нема з чим поєднувати!

Для того щоб вирішити це протиріччя згадаємо, що якщо записати зліва від числа нуль, то значення вихідного числа не зміниться, тому ми повинні цей розряд з'єднати з загальним проводом схеми, додаючи тим самим нуль в старший розряд першого приватного твори.

Точно таким же чином здійснюється підсумовування до результату третього і четвертого приватного твори. Цю операцію виконують мікросхеми D4 і D2 відповідно. Відмінність в побудові схеми полягає тільки в тому, що тут не потрібно замислюватися про старшому розряді попередньої суми, адже попередня мікросхема сумматора формує сигнал перенесення для подальшої мікросхеми.

Якщо уважно подивитися на схему помножувача, наведену на малюнку 14.11, то можна побачити, що вона утворює матрицю, сформовану ланцюгами, по яких передаються розряди числа A і числа B. У точках перетину цих ланцюгів знаходяться логічні елементи "2И". Саме з цієї причини умножители, реалізовані за даною схемою, отримали назву матричних умножителей.

Швидкість роботи схеми, наведеної на малюнку 14.11, визначається максимальним часом поширення сигналу по найдовшому шляху. Це шлях, що проходить через мікросхеми D7, D6, D4, D2. Час роботи схеми можна скоротити, якщо суматори розташовувати не послідовно один за одним, як це передбачається алгоритмом, наведеним на малюнку 14.10, а підсумовувати часткові твори попарно, потім підсумовувати пари часткових творів і т.д. В цьому випадку час виконання операції множення значно скоротиться.

Особливо помітний виграш у швидкодії при побудові багаторозрядних умножителей. Однак нічого не буває безкоштовно. В обмін на збільшення швидкодії доведеться заплатити збільшенням розрядності сумматоров, а значить складністю схеми. Якщо суматори приватних творів залишаться тієї ж розрядності, що і раніше, то розрядність сумматоров пар часткових творів повинна бути збільшена на одиницю.

Розрядність сумматоров четвірок часткових творів буде на два розряду більше розрядності сумматоров часткових творів, так як при підсумовуванні чотирьох чисел їх значення в найбільш несприятливому випадку може збільшитися в чотири рази, і т.д.

Цифрові матричні помножувачі широко застосовуються в схемах обробки сигналів для зміни коефіцієнта передачі пристрою, для реалізації перетворювачів частоти, і як складова частина цифрових фільтрів.

Тепер розглянемо наступний блок, проте часто використовуваний в схемах формування цифрової обробки і сигналів. Це постійні запам'ятовуючі пристрої.







Схожі статті